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IC设计与制造
Cadence与TSMC合作12FFC工艺技术
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出自:SEMI中国

Cadence 公司3月21日正式公布其与台湾积体电路制造股份有限公司(TSMC)全新12nm FinFET紧凑型(12FFC)工艺技术开发的合作内容。凭借Cadence 数字与Signoff解决方案、定制/模拟电路仿真解决方案及IP,系统级芯片(SoC)设计师可以利用12FFC工艺开发正在快速发展的中端移动和高端消费电子应用。上述应用对PPA性能(功耗、性能和面积)的要求更高,为此,Cadence正与12FFC工艺的早期客户开展紧密合作。

Cadence数字与签核及定制/模拟电路仿真工具已获得TSMC为12FFC工艺设立的新版设计规则手册(DRM)认证,支持TSMC的全新12FFC工艺技术;流程设计工具包(PDK)也已发布,供客户下载。此外,Cadence专门开发设计库特征化工具流程,并为已经采纳12FFC工艺的客户开发全新IP。

已获得12FFC工艺认证的Cadence数字与Signoff,以及定制/模拟电路仿真工具支持12FFC工艺所需的增强布图规划、布局、布线及提取功能。Cadence定制/模拟电路仿真工具提供丰富的底层支持与功能,助设计师获得远高于传统工艺的生产力,精准的快速实现12FFC设计验证,同时确保高性能及高可靠性。

过去数年,Cadence与采用16FF+ 与16FFC工艺的核心客户紧密合作,并于即日开始与12FFC客户展开合作,开发面向智能手机、平板电脑及其他高端消费电子应用的下一代应用处理器。目前,Cadence正将其旗舰产品LPDDR4 PHY迁移至12FFC工艺节点,目标传输速度4266Mbps,助客户充分发挥12FFC工艺的优势。同时,Cadence已经完成面向12FFC的LPDDR控制器IP开发。凭借更高速的处理器和全新的紧凑型标准单元库,采用12FFC工艺的客户将得以进一步缩小芯片尺寸,大幅降低设备功耗。

“我们的客户希望使用最高质量的设计工具、IP和工艺技术,而且非常重视工具的灵活性,以实现每个SoC项目的具体目标。”Cadence公司全球副总裁兼数字与签核事业部、系统与验证事业部总经理Anirudh Devgan博士表示,“除了高性能和节约成本,TSMC的全新12FFC可以助客户充分发挥FinFET工艺的优势。我们与TSMC合作开发了丰富的工具和IP,共同客户将使用熟悉的工具和流程,在各自领域大展身手。”

 “12FFC工艺是介于16nm和7nm工艺之间的另一种理想选择,提升了客户在打造面积与功耗敏感应用时的灵活性。”TSMC设计架构市场部资深总监Suk Lee表示。“得益于和Cadence的长期合作,我们及时推出了针对全新12FFC工艺的强大工具、流程和IP。”

 

 

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文章收入时间: 2017-03-21
 
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